Xilinx FPGA实习生
招聘时间
即日起 至 2027-09-29
招聘单位
安富利
所在地区
北京
工作地点
北京市/北京市/朝阳区 太阳宫[地铁站]
学历要求
硕士
实习时长
每周4天，每天3小时
职责描述
1. 熟练掌握 Verilog HDL，具备扎实的数字逻辑设计基础，具有 FPGA 项目开发及调试的实际经验，能够独立完成模块级功能设计与验证。
2. 熟练使用 Xilinx Vivado 开发环境，能够完成 综合（Synthesis）、实现（Implementation）、时序分析与约束优化（Timing Closure） 以及系统级调试与 IP 集成工作。
3. 具备良好的 数字信号处理（DSP）理论基础，熟悉常见算法与模块实现，包括 FIR / IIR 滤波、FFT、卷积、频谱分析等，理解其硬件实现特点。
4. 熟练使用 Python 进行算法验证、信号处理仿真、功能验证及性能评估，能够用于辅助 FPGA 设计与测试流程。
5. 具有使用 Vivado IP Integrator 进行 自定义 IP 核设计、封装与复用 的实际经验，熟悉模块化系统搭建方法。
6. 熟悉 FPGA 的时钟与复位设计策略，了解多时钟域处理方法，具备一定的 FPGA 资源利用与性能优化意识。
7. 具备良好的 问题分析与解决能力，学习能力强，能够在指导下 独立推进任务并完成阶段性目标。
8. 通信，计算机，或者信号处理专业硕士研究生
2. 熟练使用 Xilinx Vivado 开发环境，能够完成 综合（Synthesis）、实现（Implementation）、时序分析与约束优化（Timing Closure） 以及系统级调试与 IP 集成工作。
3. 具备良好的 数字信号处理（DSP）理论基础，熟悉常见算法与模块实现，包括 FIR / IIR 滤波、FFT、卷积、频谱分析等，理解其硬件实现特点。
4. 熟练使用 Python 进行算法验证、信号处理仿真、功能验证及性能评估，能够用于辅助 FPGA 设计与测试流程。
5. 具有使用 Vivado IP Integrator 进行 自定义 IP 核设计、封装与复用 的实际经验，熟悉模块化系统搭建方法。
6. 熟悉 FPGA 的时钟与复位设计策略，了解多时钟域处理方法，具备一定的 FPGA 资源利用与性能优化意识。
7. 具备良好的 问题分析与解决能力，学习能力强，能够在指导下 独立推进任务并完成阶段性目标。
8. 通信，计算机，或者信号处理专业硕士研究生
